The research team implemented a custom systolic array to accelerate matrix multiplication on the FPGA.
研究チームは、FPGA上で行列乗算を高速化するために、それぞれが上流の隣接ユニットから受け取ったデータに基づいて独立して部分結果を計算・保持し下流へ渡す、密に結合された同質のデータ処理ユニット群からなるカスタムの並列アーキテクチャを実装した。
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